• Thiết kế, triển khai và gỡ lỗi các thiết kế logic phức tạp.
• Tích hợp IP của bạn vào một IP lớn hơn và phức tạp hơn.
• Hỗ trợ tất cả các hoạt động tích hợp front-end như Lint, CDC, Synthesis và ECO.
• Triển khai tự động hóa thiết kế bằng Python hoặc các ngôn ngữ khác.
• Làm việc với các chuyên gia khác là thành viên của các nhóm Thiết kế SOC, Xác minh Thiết kế SOC, Mô phỏng, STA và Thiết kế Vật lý.
• Phối hợp với các nhóm phần mềm và hệ thống để đảm bảo chất lượng hệ thống cao.
Yêu cầu và Kỹ năng:
• Chuyên môn về phát triển RTL và/hoặc testbench sử dụng Verilog/SystemVerilog.
• Kinh nghiệm với quy trình thiết kế ASIC/SOC số từ RTL đến đặc tả silicon.
• Khả năng hiểu các thông số kỹ thuật của dự án và đưa ra một bộ yêu cầu toàn diện, đồng thời phát triển các kế hoạch kiểm tra xác minh.
• Kinh nghiệm gỡ lỗi các thiết kế RTL bằng trình mô phỏng HDL.
• Quen thuộc với phương pháp quản lý codebase bao gồm subversion, git, GitHub, v.v.
• Quen thuộc với các công cụ EDA của Synopsys và Cadence để mô phỏng, tổng hợp, thời gian (STA), xác minh dựa trên hình thức và xác nhận, v.v.
• Kỹ năng giao tiếp xuất sắc cả bằng lời nói và văn bản để lập tài liệu và báo cáo.
• Thành thạo tiếng Anh.
Học vấn và Kinh nghiệm:
• Bằng Cử nhân (hoặc bằng cấp cao hơn) về
Kỹ thuật Điện hoặc các ngành liên quan.
• Kinh nghiệm yêu cầu: 3+ năm (Chấp nhận sinh viên mới ra trường).